La nueva tecnología reduce en un 30 por ciento el área del chip de STT-MRAM y al mismo tiempo aumenta el rendimiento de bits de memoria en un 70 por ciento.

Por primera vez en el mundo, investigadores de la Universidad de Tohoku han desarrollado con éxito una tecnología para apilar uniones de túneles magnéticos (MTJ) directamente en el acceso (vía) de interconexión vertical sin causar deterioro de sus características eléctricas/magnéticas. La vía en un diseño de circuito integrado es una pequeña abertura que permite una conexión conductora entre las diferentes capas de un dispositivo semiconductor.

Este nuevo descubrimiento será particularmente significativo para reducir el área del chip de acceso aleatorio magnético del par de transferencia de espín. memoria (STT-MRAM), haciendo más práctica su comercialización.

El equipo dirigido por el profesor Tetsuo Endoh, director del Centro de Sistemas Electrónicos Integrados Innovadores (CIES), se centró en reducir el área de celda de memoria de las STT-MRAM para reducir los costos de fabricación y hacerlas competitivas con las memorias semiconductoras convencionales como las dinámicas. memoria de acceso aleatorio (DRACMA).

Debido a que los MTJ utilizan propiedades magnéticas, la calidad de la superficie entre el MTJ y su electrodo inferior es importante. Si la superficie no es lisa, las características eléctricas/magnéticas del MTJ se degradarán. Por esta razón, hasta ahora se ha evitado colocar un MTJ directamente en los orificios de paso en las STT-MRAM, aunque aumenta el tamaño de la celda de memoria.

El grupo de Endoh ha abordado el problema desarrollando una tecnología de proceso de pulido especial para evitar cualquier interferencia entre el MTJ y su electrodo inferior. La eficacia de la tecnología se verificó con éxito mediante un experimento en el que se utilizaron chips de prueba de un solo MTJ.

Para probar aún más el éxito de este desarrollo, se diseñó un chip de prueba STT-MRAM de 2 Mbit que integra la nueva tecnología para verificar el espacio necesario para los circuitos integrados; esto incluye más de 1 millón de MTJ.

"Este chip de prueba no sólo muestra una mejora de 70% en su rendimiento de bits de memoria en comparación con el STT-MRAM estándar, sino que su área de celda de memoria se reduce en 30%", dice Endoh. "Será muy eficaz para reducir el área del chip de MRAM".

CIES desarrolla materiales, procesos, circuitos y prueba tecnologías en sistemas electrónicos integrados. El objetivo principal del centro es el desarrollo de tecnologías de alto rendimiento y bajo consumo de energía para una sociedad más eficiente desde el punto de vista energético.

Los resultados de esta investigación se presentaron en el Taller Internacional de Memoria del IEEE en Francia el 16 de mayo de 2016.