La nouvelle technologie réduit de 30 % la surface de la puce STT-MRAM tout en augmentant le rendement en bits de mémoire de 70 %

Dans le cadre d'une première mondiale, des chercheurs de l'Université de Tohoku ont développé avec succès une technologie permettant d'empiler des jonctions tunnel magnétiques (MTJ) directement sur l'accès vertical à l'interconnexion (via) sans provoquer de détérioration de ses caractéristiques électriques/magnétiques. Le via dans une conception de circuit intégré est une petite ouverture qui permet une connexion conductrice entre les différentes couches d'un dispositif semi-conducteur.

Cette nouvelle découverte sera particulièrement importante dans la réduction de la surface de la puce à accès aléatoire magnétique à couple de transfert de spin. mémoire (STT-MRAM), rendant sa commercialisation plus pratique.

L'équipe dirigée par le professeur Tetsuo Endoh, directeur du Centre des systèmes électroniques intégrés innovants (CIES), s'est concentrée sur la réduction de la surface des cellules mémoire des STT-MRAM afin de réduire les coûts de fabrication, les rendant ainsi compétitives par rapport aux mémoires à semi-conducteurs conventionnelles comme les mémoires dynamiques. mémoire vive (DRACHME).

Étant donné que les MTJ utilisent des propriétés magnétiques, la qualité de la surface entre le MTJ et son électrode inférieure est importante. Si la surface n’est pas lisse, les caractéristiques électriques/magnétiques du MTJ se dégraderont. Pour cette raison, placer un MTJ directement sur les vias des STT-MRAM a été évité jusqu'à présent, même si cela augmente la taille de la cellule mémoire.

Le groupe d'Endoh a résolu le problème en développant une technologie de processus de polissage spéciale pour éviter toute interférence entre le MTJ et son électrode inférieure. L'efficacité de la technologie a été vérifiée avec succès par une expérience utilisant des puces de test à MTJ unique.

Pour tester davantage le succès de ce développement, une puce de test STT-MRAM de 2 Mbits intégrant la nouvelle technologie a été conçue pour vérifier l'espace nécessaire pour les circuits intégrés, ce qui inclut plus d'un million de MTJ.

"Non seulement cette puce de test montre une amélioration de 70% dans son rendement en bits de mémoire par rapport à la STT-MRAM standard, mais sa surface de cellule mémoire est réduite de 30%", explique Endoh. "Ce sera très efficace pour réduire la surface de la puce de la MRAM."

Le CIES développe des matériaux, des procédés, des circuits et test technologies dans les systèmes électroniques intégrés. L'objectif principal du centre est de développer des technologies performantes et à faible consommation d'énergie pour une société plus économe en énergie.

Les résultats de cette recherche ont été présentés lors de l'IEEE International Memory Workshop en France le 16 mai 2016.