Новая технология уменьшает площадь чипа STT-MRAM на 30 процентов, одновременно увеличивая выход битов памяти на 70 процентов.

Впервые в мире исследователи из Университета Тохоку успешно разработали технологию размещения магнитных туннельных переходов (MTJ) непосредственно на вертикальном межсоединении (отверстии), не вызывая ухудшения его электрических/магнитных характеристик. Переходное отверстие в интегральной схеме представляет собой небольшое отверстие, которое обеспечивает проводящее соединение между различными слоями полупроводникового устройства.

Это новое открытие будет особенно важным для уменьшения площади кристалла магнитного произвольного доступа с передачей спина. Память (STT-MRAM), что делает его коммерциализацию более практичной.

Команда под руководством профессора Тецуо Эндо, директора Центра инновационных интегрированных электронных систем (CIES), сосредоточилась на уменьшении площади ячеек памяти STT-MRAM, чтобы снизить производственные затраты и сделать их конкурентоспособными по сравнению с традиционными полупроводниковыми запоминающими устройствами, такими как динамические. оперативная память (ДРАМ).

Поскольку MTJ обладают магнитными свойствами, важно качество поверхности между MTJ и его нижним электродом. Если поверхность не является гладкой, электрические/магнитные характеристики MTJ ухудшатся. По этой причине до сих пор избегали размещения MTJ непосредственно в переходных отверстиях STT-MRAM, хотя это и увеличивает размер ячейки памяти.

Группа Эндо решила эту проблему, разработав специальную технологию процесса полировки, предотвращающую любые помехи между MTJ и его нижним электродом. Эффективность технологии была успешно подтверждена экспериментом с использованием тестовых чипов с одним MTJ.

Для дальнейшей проверки успешности этой разработки был разработан тестовый чип STT-MRAM емкостью 2 Мбит, объединяющий новую технологию, для проверки места, необходимого для интегральных схем, включая более 1 миллиона MTJ.

«Этот тестовый чип 70% не только демонстрирует улучшение выхода битов памяти по сравнению со стандартным STT-MRAM, но и площадь ячеек памяти уменьшена на 30%», — говорит Эндох. «Это будет очень эффективно для уменьшения площади чипа MRAM».

CIES разрабатывает материалы, процессы, схемы и тест технологии в интегрированных электронных системах. Основное внимание центра уделяется разработке высокопроизводительных и маломощных технологий для более энергоэффективного общества.

Результаты этого исследования были представлены на Международном семинаре по памяти IEEE во Франции 16 мая 2016 года.