Neue Technologie reduziert die Chipfläche des STT-MRAM um 30 Prozent und erhöht gleichzeitig die Speicherbitausbeute um 70 Prozent

Als Weltneuheit ist es Forschern der Universität Tohoku gelungen, eine Technologie zu entwickeln, mit der magnetische Tunnelkontakte (MTJ) direkt auf dem vertikalen Verbindungszugang (Via) gestapelt werden können, ohne dass es zu einer Verschlechterung der elektrischen/magnetischen Eigenschaften kommt. Das Via in einem integrierten Schaltkreisdesign ist eine kleine Öffnung, die eine leitende Verbindung zwischen den verschiedenen Schichten eines Halbleiterbauelements ermöglicht.

Diese neue Entdeckung wird besonders wichtig für die Reduzierung der Chipfläche des magnetischen Direktzugriffs mit Spin-Transfer-Drehmoment sein Erinnerung (STT-MRAM), was seine Kommerzialisierung praktischer macht.

Das Team unter der Leitung von Professor Tetsuo Endoh, Direktor des Center for Innovative Integrated Electronic Systems (CIES), konzentrierte sich auf die Reduzierung der Speicherzellenfläche von STT-MRAMs, um die Herstellungskosten zu senken und sie mit herkömmlichen Halbleiterspeichern wie Dynamic konkurrenzfähig zu machen Arbeitsspeicher (DRAM).

Da MTJs magnetische Eigenschaften nutzen, ist die Qualität der Oberfläche zwischen dem MTJ und seiner unteren Elektrode wichtig. Wenn die Oberfläche nicht glatt ist, verschlechtern sich die elektrischen/magnetischen Eigenschaften des MTJ. Aus diesem Grund wurde bisher vermieden, einen MTJ direkt auf den Via-Löchern in STT-MRAMs zu platzieren, obwohl dies die Größe der Speicherzelle erhöht.

Endohs Gruppe hat das Problem angegangen, indem sie eine spezielle Polierprozesstechnologie entwickelt hat, um jegliche Beeinträchtigung zwischen dem MTJ und seiner unteren Elektrode zu verhindern. Die Wirksamkeit der Technologie wurde durch ein Experiment mit Single-MTJ-Testchips erfolgreich nachgewiesen.

Um den Erfolg dieser Entwicklung weiter zu testen, wurde ein 2-Mbit-STT-MRAM-Testchip entwickelt, der die neue Technologie integriert, um den Platzbedarf für die integrierten Schaltkreise zu überprüfen – dazu gehören mehr als 1 Million MTJs.

„Dieser Testchip zeigt nicht nur eine Verbesserung der Speicherbitausbeute um 70% im Vergleich zum Standard-STT-MRAM, sondern auch die Speicherzellenfläche ist um 30% reduziert“, sagt Endoh. „Es wird sehr effektiv sein, die Chipfläche von MRAM zu reduzieren.“

CIES entwickelt Materialien, Prozesse, Schaltkreise und prüfen Technologien in integrierten elektronischen Systemen. Der Schwerpunkt des Zentrums liegt auf der Entwicklung leistungsstarker Technologien mit geringem Stromverbrauch für eine energieeffizientere Gesellschaft.

Die Ergebnisse dieser Forschung wurden am 16. Mai 2016 auf dem IEEE International Memory Workshop in Frankreich vorgestellt.